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矽晶・電子:革命性創新的三維鰭型電晶體

107/01/05 瀏覽次數 8148

不是英雄,不讀三國,若是英雄,怎麼能不懂寂寞……爾虞我詐是三國,說不清對與錯,這是林俊傑曹操歌中描述的三國狀況。隨著科技發展,在過去20年中,手機市場正經歷當年電腦行業的老景。早期英特爾在半導體工藝上一家獨大的局面,2011年後已轉為三分天下,如今軍備競賽主要由英特爾、三星、台積電三強主導,敵人的敵人就是朋友,IC設計商異業結盟與拆夥已是家常便飯。

 

尤其在16∕14 nm鰭式電晶體技術導入後,搶奪晶圓代工訂單的肥皂劇一季一季不斷上演。能率先導入先進晶圓製程技術,並維持上一代電晶體的性能,有效降低功耗、解決續航力這兩個基本指標,贏者便有機會全拿。2014年後晶圓代工利潤的豐厚,令曾是一代處理器霸主,20年一直堅持按照自己的步伐前進的英特爾在14 nm再也耐不住,在各大公開場合自許自家電晶體密度仍傲居群雄,開始採取主動攻擊,與三星、台積電搶奪晶圓代工,邁向下個10年。

 

在介紹行動處理器製程技術演進之前,先解釋Foundry、Fabless、IDM與Chipless是什麼。Foundry是只有自製研發能力的代工廠,如台積電、格羅方德(與AMD∕IBM結盟)等。Fabless是只有能力設計晶片,沒有花錢蓋晶圓廠生產晶片,如蘋果、Qualcomm(高通)、AMD(超微)、MTK(聯發科)、輝達(Nvidia)、華為、小米等手機晶片設計商。IDM是擁有自己的晶圓廠,並能夠一條龍包辦IC設計、製造、封裝、測試、市場行銷的廠商,如英特爾、三星與東芝。Chipless是既不生產晶片也不銷售晶片,他們建立元件資料庫並提供IP(intellectual property)智財授權,像是安謀(ARM)。

 

在軍備競賽中,晶圓代工廠不斷推出新的製程技術供Fabless客戶端選用與匹配,若能在處理器的集成密度、高性能比或良率上略勝對手一籌,便有機會拿下訂單。到底有什麼技術優勢讓國際大廠趨之若鶩?接下來,從65 nm節點技術回顧到如今即將推出的7 nm節點技術。

 

什麼是技術節點

 

國際半導體技術藍圖ITRS(International Technology Roadmap for semiconductors)使用「技術節點」來說明邏輯晶片上最小的特徵尺寸(平移後會重複的大小)。在電晶體上則是以電晶體閘極的最小線寬來定義,在記憶體上是以相同特徵尺寸的一半間距來表示。整體來說,技術節點數值越小,晶片的集成密度就越高。

 

一般在不變動材料的前提下,電晶體可更動的參數就是電晶體閘極的長與寬,在電場一樣的情況下,閘極越寬,通道越長,源漏電流就越小。但是長通道的代價是要給更大的電壓(功耗)才能開關電流。這也就是為什麼要走上微縮這條路,因為電晶體縮小可以降低單個電晶體的功耗。

 

基本上,只要電場不變,電晶體的架構就不需要大修。一件事滿有趣的,IBM發現尺寸微縮約0.7倍,就能等比減少供應電壓了。除了省電外,當尺寸微縮0.7倍,面積近似微縮了一半(面積=尺寸平方),也就是說可布局在基板上的電晶體數量增加一倍。多了一倍,性能躍遷,便能進入一個新層次。在價格維持不變的前提下,這種尺度微縮的好處便叫cost down,在市場上是很有競爭力的。因此可預期的,20 nm接下來微縮電晶體技術節點的數字就是14 nm、10 nm、7 nm、5 nm、3 nm等,這也就是我們稱的摩爾定律。

 

值得一提的是,在22 nm技術節點之後,電晶體閘極的物理尺寸其實是大於節點這個數字的。比方說英特爾的14 nm電晶體,閘極長度(gate length)其實是24 nm左右,大約是技術節點的兩倍,而特徵長度(fin pitch)也大概是節點的3倍。

 

為什麼節點技術的數值不能直接等同於電晶體的物理尺寸?其實這與內部電場(閘極與源極、汲極)的互相干擾行為有關,特別是當元件尺度在20 nm之後,電子波動特性開始主導電性,也就是要考慮到量子物理效應了。

 

在節點技術大於20 nm以前,以量子能帶理論解釋半導體結構,搭配半古典馬克思威爾電流公式來描述電流行為是很足夠的,然而隨著尺寸微縮,半導體材料內外交互作用(波函數的干涉)的影響越來越顯著,如何有效控制這些變異造成的高阻抗或漏電流成為一個重要的課題。當閘極電壓不能有效關閉電晶體,比如說手機是待機狀態卻在白白地耗電,甚至占了總能耗的一半,這樣電晶體便失去市場優勢。因此節能是當今電晶體設計和電路設計最主要的目標。

 

電晶體的設計是怎樣發展的

 

電晶體設計的兩個重要指標:一是提升開關響應度,二是降低漏電流。最好的電晶體是能夠在很小的閘極電壓變化內,一下子就從完全關閉(漏電流是0)變成完全打開(電流達到飽和值)。而衡量這個開關響應能力的指標叫做subthreshold swing,這在物理上有一個極限值,約為60 mV∕dec(也就是每60 mV的閘極電壓,驅動電流增加一個級數)。

 

當電晶體閘極尺寸微縮時,在相同電壓條件下,通道感受到的電場會增加,因此完全打開電流,電場便會增加。然而,實際的狀況是尺寸微縮也使得漏電流變大了,最有可能的原因是通道短路了,因此電流關不住,造成手機即使待機也在耗電。造成漏電有很多原因,主要是以短通道效應為主,源汲極之間的電場互相影響使得閘極控制能力變差(DIBL)造成漏電。這個行為比較複雜,在此不再贅述。

 

玩轉幾何結構是主導未來十年電晶體尺寸微縮的巨輪。除了改變電場來提升電晶體性能外,在工業界,針對電晶體性能設計提出了很多新創意,半導體工程師們也完成了很多了不起的工程成就:

 

45 nm製程High-K氧化層與金屬閘極(簡稱HKMG) 45 nm引入了高介質(high-K)絕緣層∕金屬閘極的配置,這也是台積電在低迷金融海嘯後力圖振作的關鍵製程。

 

電晶體中最關鍵的就是閘極氧化層,它的功用除了絕緣了閘極和通道的導通,更重要的是拿來當做放大閘極電壓的電容。放大後的電壓可以更輕易地控制通道電流。在45 nm之前的閘極會用多晶矽與二氧化矽來當閘極與絕緣層,不外乎是容易整合與成本考量(沙子到處都有)。然而,二氧化矽絕緣效果雖好,在尺寸縮小到一定限度時也會出現問題。當電晶體尺寸持續微縮時,閘極下方的絕緣層也得跟著微縮。可是,若絕緣層很薄,電子有一定的機率會發生量子穿隧效應(越過絕緣層的機會大增)造成漏電流,這對電晶體很不利。

 

因此,工程師很快地把腦筋動到陶瓷材料上,因為陶瓷材料普遍具有高度可極化特性,偏偏陶瓷材料的能帶間隙又很小(TiO2約3 eV,遠小於SiO2 9 eV)容易漏電。想找到不導電又容易極化的材料真是兩難,最後在無法兩全情況下折衷(trade off),終於確定使用一種名為HfO2(二氧化鉿)的材料,具備高介電常數(介質電容率約22,是之前二氧化矽的5倍)與能接受的能帶間隙(約6 eV)。在半導體工藝發展史上,能發現高性能介電絕緣材料Hf∕ZrO2(二氧化鉿∕鋯)的成功整合是一件了不起的工程成就。

 

這個世代,台積電有3種比較常見的製程技術分類,分別是低耗電(LP)、通用(G)和ultra-low power(ULP)。行動處理器以高通驍龍(Snapdragon)S2和驍龍S3為45 nm 代表,四核處理器則以Tegra3為代表。

 

同一時期,IDM廠三星也開始把這節點應用在自家產品上。PC霸主英特爾則推出史上首次出現的四核心處理器,定位最高的i7處理器實現四核心八線程的運算能力。

 

28∕32 nm HKMG 時間來到手機處理器最為輝煌的盛世,這一世代製程節點出現了高性能(high performance, HP)應用和低功耗(low power, LP)應用兩大工藝分類,HP再細支高性能行動(high performance mobile, HPM)應用,高性能低漏電(high performance low leakage, HPL)、物聯網∕電源供應應用之高性能計算器(high performance computing∕plus, HPC∕HPC+)。HP產品追求的是高性能比,因此主打PC處理器和顯卡CPU∕GPU等高性能套件。HPM主攻行動處理器(較好壓制住功耗)。在製程上,英特爾、三星與台積電主要以HKMG為本,架構是相同的,不同的是三星走的是前閘極製程,台積電與英特爾使用後閘極製程,差異是後者製作成本高但功耗低(先高溫活化源極與汲極再做閘極,閘極後製受熱影響低,比較能有效控制電晶體臨界電壓)。縱使HKMG在這一個世代已大放異彩,卻也無法完全撼動Poly∕SION的LP製程,主要是因LP是一個低成本卻成熟的技術,深受中低階手機客戶偏好使用。

 

最後,HPC∕HPC+是台積電在28∕32 nm末期才興起的新技術,強調在漏電與性能上能追上高階處理器,並能以更優惠的價格供中階處理器客戶選擇。

 

28∕32 nm這個技術節點已橫跨兩個世代(2011∼2016年),直到現在,仍然在半導體製造業界中占據了很大的一塊市場份額。後來這個節點證明是一個在成本、性能、需求等多方面達到比較優化的組合的一個節點。

 

很多晶片產品並不需要使用昂貴的FinFET技術,28∕32 nm已能夠滿足需求。同時,在良率銜接不上蘋果的需求下,長期代工蘋果單的三星在20 nm失去iPhone 6s 處理器,被迫讓給台積電。20 nm一役大敗的三星轉而全力衝刺DDR3,但也專心調校機王Galaxy Note 4的核心處理器,並在2年後的14 nm鰭式場效應電晶體製程技術追上台積電與英特爾。

 

16∕14 nm FinFET(英特爾稱為Tri-gate,三閘極電晶體) 時間來到2016年,這一世代的電晶體在結構上進行了一次劇烈的變革。電晶體由傳統平面式走向3D立體結構,又名鰭式場效應電晶體(fin field-effect transistor),簡稱FinFET。因為在構造上與魚鰭非常相似,所以稱為「鰭式」(Fin)。

 

最早設計可以追溯到臺灣大學電機系畢業,目前人在柏克萊任教的胡正明教授。他在2000年左右提出的三(環)閘極電晶體物理模型(2001至2004年間擔任台積電首席技術執行長),後來被英特爾實現了。相較於上個世代電晶體結構是平面的,只在閘極的一側控制電路的接通與斷開,在FinFET架構中,閘門設計成類似魚鰭的叉狀3D立體架構,可於通道的兩側控制電路的接通與斷開。

 

這種3D包覆不僅大大地增加了前面說過的那個絕緣層電容,提升開關響應能力、降低電晶體損耗功率,同時讓電晶體的閘長大幅縮減,晶圓上電子元件集成密度增加,因此是又一次革命式的進步。最早使用三閘極包覆製程於電子元件的是英特爾,隨後各大半導體公司也開始轉進到FinFET技術,其中包括了台積電16 nm、10 nm,三星14 nm、10 nm,以及後來崛起的格羅方德。

 

然而,豎起來的矽通道實在太薄了,只有不到10個奈米,這遠小於最精密的光刻機所能刻製的最小尺寸。如何把這個Fin弄好(垂直平滑),便成了新世代電晶體的難題。也因此各家在調教FinFET時,28∕32 nm CMOS仍是主流,只有旗艦處理器會採用16∕14 nm FinFET製程。武林盟主英特爾雖然在14 nm起步稍緩了一下,但在10 nm也放下豪語自家的行動處理器絕不缺席,預計在2018推出,搶灘物聯網(Internet of things, IoT)市場。

 

創新的7 nm 技術節點一步步進逼到分子尺寸時,工藝節點演進速度的快慢將由「光刻」(lithography)主導。7 nm把大家期待已久的極紫外線光(EUV)技術正式導入,EUV光刻採用波長10∼14 nm的極紫外光做為光源,把曝光波長一下子降到13.5 nm。它把光刻技術擴展到32 nm以下的特徵尺寸,取代傳統光學(193 nm液浸式光刻系統)曝光技術。然而設備成本(1台約1億美金)與用電量高的驚人(250 W轉換效率僅~4%),還需要大量冷卻水穩定系統,因此即使軍武大廠設備陸續就位,193 nm光刻仍是目前能力最成熟的技術,能夠滿足精確度和成本要求。

 

同28 nm∕32 nm的長壽,193 nm液浸式光刻系統的雙重成像技術仍然在半導體製造業界占據了很大的一塊市場份額,而浸潤式光刻技術也持續到光到不了晶圓表面而結束。2019∼2020年,在5 nm上EUV技術成熟後,生產的晶片產品的成本競爭力和性能都會大大超過原產品。

 

至2017Q2,製程技術已來到10 nm。而國際半導體技術藍圖(ITRS)也已經在2017年後交棒給IRDS(國際元件與系統技術藍圖),不再更新,意味著後摩爾定律(PostMoore Law)時代的來臨。

 

這時,半導體技術發展將由18個月逐漸放緩為24個月(甚至36個月),這時支持半導體成長的力量將由垂直技術面轉往水平應用端(如物聯網、車聯網層面的應用產品)。但是如果新技術能夠確保摩爾定律繼續走下去,譬如最近很夯的負電容high-K材料、二維通道材料、高遷移率的鍺、低溫退火製程、3DIC堆疊、原子層蝕刻技術、MRAM……,就能延緩半導體產業的整體衰退,讓摩爾定律繼續延續下去。

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